发布成功
已关闭
1、总体硬件架构为一主多从,从节点最多为64个。
2、主模块和从模块上都是用FPGA或者CPLD,主从之间通过LVDS实现通讯,每个从节点的数据量大小位128字节,整个响应时间最好能做到300us以内。通讯帧格式自己定义,稳定性最重要。
3、成本控制,单个模块FPGA和LVDS功能单元总成本要控制在15块钱以内(可以选用国产FPGA)。
1、我爱方案网是会员制服务,服务商通过竞标后即可联系雇主;
2、项目预算与报价不代表最终成交价格,成交价以双方协商为准;
3、平台提供设计项目对接服务,希望促成高效合作,对交易双方不收取佣金,谢谢留意!