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项目需求：RS(248,216)并行编译码，64并行(每个时钟周期，64比特进，64比特出)，vivado编译器编写所有.v文件(testbench文件，伴随式计算，加随机噪声，BM迭代，钱搜索，福尼纠错，统计误码率模块，所有常数写在ROM里面，或者直接写死，不要写function（testbench可以写）最好不要写for循环(BM
迭代除外)，所有的模块例化好，编码风格统一，详细注释一下)，需要仿真波形，FPGA型号xcvu9p-2577-2-i
并行部分：伴随式计算，钱搜索，福尼纠错
串行部分：BM迭代
编码仿真帧数可以灵活配置，先仿真50帧，跟我发的matlab代码保持一致
代码风格：确保逗号，分号，括号的对齐。
1. 写好一个模块 然后写testbench文件验证代码正确性；
2. 所有模块例化好，例化例子：synd_cal u_synd_cal()，就是模块名字前加u_，然后testbench文件名称：tb_synd_cal，其他类似，如tb_rs_encoder,tb_bm_iter,tb_chein_search,tb_forney_correct
模块名称分别为：bm_iter,chein_search,forney_correct
3. 所有非阻塞赋值，按照这种格式写： <= #(U_DLY)，其中parameter U_DLY = 1；
4. 编译码模块需要一个帧头指示信号，fp_in，就是识别对哪块数据进行编译码，数据进入时为1，延迟一个clk后置为0，直至译码结束；编译码完成后需要一个fp_out指示信号，跟fp_in类似。
5. 代码能优化的地方在保证正确的前提下尽量做好优化；
6. 测试数据用读入txt的方式。
7. 模块出来的数据最好打印到txt,方便对比
8. 下午六点后联系。联系人：吴先生
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