由科通主办的“2012 Xilinx&Cadence 研讨会”将于4月24日在北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元隆重召开。通过本次会议,开发者可以获得加速Xilinx FPGAs的设计进程并同时优化PCB layout 设计等技能,并帮助您实现成本节约。
时间:4月24日(9:30-16:30)
地点:北京市海淀区海淀东三街2号欧美汇大厦15层1501至1508单元
报名网址为:http://www.comtech.com.cn/cn/RegistpageShenzhen.asp
会议简介:
随着集成化程度的提高,印制板设计中FPGA引脚数量越来越多,设计难度越来越大,同时设计者为了成本考虑不想在PCB上加层又不想增加整个设计时间。Cadence FPGA设计平台正是为了应对如此挑战。
FPGA设计者,硬件设计师以及PCB设计人员致力于整个系统FPGA的pin脚分配上达成一致。在这次研讨会中,你将会了解FSP和Allegro结合xilinx平台在短时间内正确无误的完成设计,这样既可以节省更多设计时间又可减少PCB设计层数。
针对如此设计挑战,通过本次研讨会,您将获得以下技能:
1. 运用Allegro FPGA System Planner来完善FPGA的pin脚分配从而优化整个系统的协调性。
2. 运用Allegro FPGA System Planner产生其他信号在PCB板子走线逻辑关系以及FPGA logic/timing-aware的pin脚分配。
3. 在不影响IP逻辑关系或时序要求的情况下,运用PlanAhead和IP library对pin脚进行优化。
4. 从Allegro FPGA System Planner的设计中产生所需要的PCB文件。
5. PCB Layout工程师在PCB中根据需要调整并运用FSP优化FPGA pin分配
参加对象
我们诚邀FPGA设计人员、硬件设计人员、硬件设计经理、PCB layout 工程师前来参与我们的研讨会!
本次研讨会设计到的运用软件
PlanAhead、Allegro FPGA System Planner、Allegro Design Entry HDL、Allegro PCB Design HDL、OrCAD Capture CIS
议程
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